夏若浅沫的博客
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  大道至简
宠辱不惊，闲看庭前花开花落;去留无意，漫随天外云卷云舒，生固亦然，死亦无憾。 ————洪应明《菜根谭》
时钟切换 时钟切换
芯片运行时需要切换不同的时钟源。两个不同的时钟之间可能是完全不相关的，即频率与相位均不相关，也可能存在一定的相位关系或频率倍数关系。但不管是何种关系，如果贸然进行简单的时钟切换的话，就会出现这种情况，上一个时钟还没有结束一个周期，替换的时钟
2021-06-02 实用技巧
时钟切换电路 clock switching
dc实战 dc实战
定义面积约束因为芯片面积直接关系到芯片的成本，面积越大，成本越高，所以通过 set_max_area 命令进行面积约束。施加了一个最大面积 100 单位的约束。100 的具体单位是由 Foundry 规定的，定义这个单位有三种可能的标准：一
2021-05-17 实用技巧
design compilier
低功耗设计入门 低功耗设计入门
CMOS电路中的功耗分为两部分：静态功耗和动态功耗；静态功耗是由漏电流引起的功耗；动态功耗分为翻转功耗和短路功耗，翻转功耗也就是0与1翻转所引发的功耗，而短路功耗则是由于PMOS和NMOS都导通时所引起的功耗； 我们可以在五个层次下对系统的
2021-05-06 实用技巧
IC设计 低功耗
时序约束入门（二） 时序约束入门（二）
在前面时序约束入门（一），我们了解了时序约束的一些基本概念，包括建立时间裕量、保持时间裕量等，现在我们具体来了解在fpga上如何实现时序的约束。本文主要以vivado为例。不同路径约束方法不一样， 路径 约束方法 模块内部触发器
2021-05-05 实用技巧
IC设计 STA
AMBA总线(5)——AHB总线 AMBA总线(5)——AHB总线
AHB总线（Advanced High-performance Bus）是AMBA（Advanced Microcontroller Bus Architecture） 片上总线体系的一部分。 在SOC芯片中，AHB总线主要应用于对性能要求
2021-04-30 理论知识
AMBA总线 AHB总线
MKA密钥协商 MKA密钥协商
MKA（MACsec Key Agreement protocol）是用于 MACsec 数据加密密钥的协商协议。该部分用于生成macsec数据所需要的SAK，并对SAK进行分发。 协商流程1、在同一个安全链接关联 CA 成员 CA(a)和
2021-04-28 理论知识
MKA MACSEC
AMBA总线(4)——axi4总线 AMBA总线(4)——axi4总线
学完了axi4-stream和axi4-lite总线，我们可以轻松学习标准的axi4总线。axi4总线和axi4-lite总线差不多也有五个独立通道，axi4-lite总线是axi4总线的子集，即axi4-lite的握手机制、独立通道配合等
2021-04-20 理论知识
AMBA总线 AXI4-full
AMBA总线(3)——axi4-lite总线 AMBA总线(3)——axi4-lite总线
学完了AXI4-stream总线，我们继续来学习AXI4—lite总线。虽然同属于AXI4协议，但两者还存在较大差别。AXI4-lite总线是AXI4总线的简化版，仅支持32位或64位数据读写，而且每次只支持一次数据的读写。即猝发长度为1。
2021-04-18 理论知识
AMBA总线 AXI4-lite
时序优化 时序优化
当综合工具综合一个完整工程后，使用者可以查看时序分析结果，以vivado为例，我们可以看到模块电路的建立时间裕量、保持时间裕量分析，其结果可决定模块电路可以跑到多大时钟频率。如果这些时间裕量为负，那么只能降低时钟频率又或者进行时序优化。 建
2021-04-17 实用技巧
IC设计 时序优化
systemverilog学习日记（一） systemverilog学习日记（一）
IC前端设计需要设计人员编写testbench来进行对模块的初步前仿，一般是用verilog来写，但是verilog语言结构简单，编写一个稍微复杂的仿真环境很是费力，所以systemverilog便被开发设计出来。systemVerilog
2021-04-04 编程语言
systemverilog
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